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NDL

Oxide semiconductor 소개


산화물 반도체가 비정질상태에서도 높은 전자이동도를 유지할 수 있는 원인은 아래의 Figure 1을 통해 이해 할 수 있다. 공유결합으로 형성된 실리콘의 경우, 실리콘 원자간의 sp3 오비탈의 중첩이 일어나며 sp3 오비탈은 4면체 형태의 모양을 갖고있다. 따라서 결합 각도에 의해 오비탈의 중첩 정도의 변화가 크게 일어나며, 비정질 상태일 때의 결합 각도의 변화로 인해 전자이동도가 크게 떨어지게 된다. 구형의 형태를 갖는 s 오비탈의 특성으로 인해 비정질 상태로 형성된 박막에서도 결합 각도에 영향을 받지 않기 때문에 충분한 오비탈의 중첩이 일어날 수 있고 이로 인해 비정질 실리콘에 비해 높은 전자이동도를 갖게 된다.

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소재에 따른 박막 트랜지스터의 특성 비교


박막 트랜지스터 (TFT) 기술은 2000년대 초반부터 시작된 LCD의 도입으로 인해 본격적으로 발전하기 시작하였다. 초기에는 비정질 실리콘이 채널 물질로 채택되어 사용되었으며, 저렴한 공정비용을 갖는 대신 성능의 측면에서 한계를 갖는다. 2010년 이후로 접어들면서 LCD의 한계를 뛰어 넘기 위해 개발된OLED는 고해상도를 필요로 하는 모바일 기기로부터 시작되어 대형 디스플레이에서도 시장 점유율을 키워가고 있다. TFT채널 소재별 특성을 아래의 Table 1로 정리하였다. 최근 산화물 TFT에 대한 연구는 전기적 특성을 개선시킴과 동시에 소자의 안정성 및 신뢰성을 확보 할 수 있는 방향으로 진행되고 있다. 특히 OLED의 경우 문턱 전압의 변화에 따라 발광 특성이 매우 크게 변하기 때문에 게이트 전압이 가해진 상태에서 장시간의 바이어스 스트레스에 대한 시간적 안정성을 확보하는 것이 매우 중요하다.


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연구 내용


 본 연구실에서는 산화물 반도체의 선택적인 도핑 기법의 개발을 통해 산화물 TFT의 나노스케일집적 및 저온공정의 개발을 목표로 하고 있다패터닝을 통해 도핑될 영역을 제한한 후수소 플라즈마를 이용하여 선택적으로 표면에 수소 이온을 주입한다이후 후속 열처리를 통해 활성화 과정을 거치면 선택적으로 도핑된 산화물 박막을 형성할 수 있게 되는 것이다산화물 반도체에서 수소는 산소와 금속 이온과의 결합 에너지에 따라 donor 또는 acceptor로 작용 할 수 있다. In2O3 박막의 경우 수소는 shallow doner로 작용하여 전도성이 발생하는 원인이 되는 것으로 알려져 있다

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 아래의 Figure 3은 산화물 반도체 박막의 선택적 도핑의 예를 보여준다전자 현미경 이미지에서는 도핑된 영역이 도핑되지 않은 영역에 비해 밝게 보이는 것이 확인 되며이것이 도핑의 증거로 볼 수 있다


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단어 ‘Hydrogen’ 을 패터닝하여 선택적 도핑 공정을 실시하였으며플라즈마 처리 시간의 증가로 인해 도핑 정도가 높아질수록 전자현미경 이미지에서 더 밝은 이미지로 촬영 되는 것을 확인 할 수 있다.


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Nanoscale IGZO TFT

High optical transparency (~90%), low off-state leakage, low process temperature(< 200 oC) 등의 장점을 갖는 InGaZnO 비정질 금속 산화물 반도체를 이용한 TFT연구에 있어서 IC소자로의 응용가능성을 타진하는 연구를 진행중에 있다. Nanolithography를 이용하여 sub 50 nm IGZO TFT를 제작하고 그 특성을 분석하여 DIBL, short channel effect, threshold voltage shift등의 특성개선 방법을 material composition variation, optimized device structure등을 통하여 모색한다


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                 Next-Generation Non-Volatile Memory


3차원 memory 구조 연구의 필요성

  Flash Memory는 크기가 작고 가벼워휴대하기 간편하며전원이 공급되지 않더라도 저장된 정보가 지워지지 않는 비휘발성 메모리로 소비 전력이 작다이러한 장점을 바탕으로 디지털텔레비전디지털 캠코더휴대 전화디지털 카메라 등과 같은 휴대용 저장 장치에 널리 사용되고 있다최근 스마트폰태블릿 PC로 대표되는모바일 장치들의 보급률이 급속도로 높아지면서 메모리 반도체의 시장이 더욱 커지고 있다.

 

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Fig. 1. 메모리 반도체 시장 현황

 

  Memory 분야는 Bit Cost라고 일컬어지는 단위 소자당 생산 비용이 얼마나 저렴한가가 경쟁력의 척도가 되어왔다. 18개월 마다 반도체 칩의 밀도가 2배로 늘어난다는 무어의 법칙으로 대표되는 반도체 기술의 발전은 같은 용량을 갖는 소자의 면적이 절반으로 줄어드는 것뿐 아니라 소자의 전력소모동작속도 등의 향상을 가능하게 한다이와 같은 법칙에 따라 메모리의 집적도를 높여왔고결과적으로 Bit Cost의 감소를 지속하여 왔다.

 

     

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Fig. 2. 평면 Scaling down에 기본을 둔 현재의 반도체 기술발전 (출처:IMFT)

 

 

  하지만, Memory 소자의 크기가 sub 30 nm로 접어들면서 물리적 한계전기적 한계그리고 신뢰성 한계에 봉착하게 되었고 Bit Cost의 지속적인 감소에 차질을 가져오게 되었다.

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Fig. 3. 메모리기술의 최소 선폭이 줄어듦에 따라 나타나는 문제점들

  이런 문제점에 대한 대안으로 3차원적으로 소자 층을 쌓아나가는 집적기술이 많이 연구되고 있다. 3차원 집적기술 중에는 완성된 소자를 겹쳐서 층을 쌓는 방법이 있으나이는 집적도 향상에 비해 Bit Cost 감소 효과가 크지 않을 것으로 보고 있다하지만, Memory 소자의 구조와 기술 향상도에 따라 Depositoin가능한 Poly-Si을 사용하여 한 번에 증착을 하고 난 후적은 공정으로 Memory 제작을 할 경우 Bit Cost의 감소는 무한할 것으로 전망하고 있다.

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Fig. 4. 향후 메모리 기술발전의 한 축이 될 삼차원 구조

 

 

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Fig. 5. 계단형 컨택으로 소자가 차지하는 면적을 줄인 본 연구실의 특허 구조

 

Poly-Si 기반3차원 Flash Memory 구조 연구

  2007 Symposium on VLSI Technology에서 도시바가 최초로 발표한 이 구조는 NAND flash memory의 string 구조를 이용해서 삼성과 BeSANG에서 제안한 구조의 문제점을 획기적으로 개선한 구조이다일반적인 NAND flash memory 구조는 NOR 구조와는 달리 각각의 소자에 따로 source line과 bit line을 형성하지 않고 일정 단위의 string을 구성한 다음 string line의 처음과 끝단에만 bit line과 source line을 구성하는 구조로 되어있다.

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Fig. 6. 일반적인 NAND 구조와 NOR 구조

  도시바는 이 구조에 착안해서 string 구조의 channel을 수직으로 세울 경우 각 소자의 gate가 되는 층과 gate사이를 절연해주는 절연체 층을 먼저 적층하는 것이 가능함으로 적층 과정에서는 일체의 리소그래피공정이 요구되지 않고 단지 마지막 string line select 트랜지스터 공정에서만 리소그래피 공정이 사용되게 함으로서 제조비용을 획기적으로 줄일 수 있다고 발표하였다.

 

 

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Fig. 7. BiCS 구조의 제조 공정과 적층 수에 따른 제조비용 절감 효과

  Fig. 7.에서 볼 수 있듯이 먼저 메모리 소자의 gate가 되는 층과 절연체 층을 연속적으로 증착한 다음 1번의 식각공정으로 소자의 channel 이 들어갈 자리를 형성하고 여기에 Charge trap layer와 channel line을 형성해서 string line을 형성하고 최상단에 BL line select 구조를 형성함으로서 3-D stacking 구조에 비해서 훨씬 간단하게 제조할 수 있다이 때문에 그림 5의 우측 그래프에서 볼 수 있듯이 앞서 제안된 구조에 비해서 적층수의 증가에 따른 Bit cost, 즉 1bit당 생산단가 많이 줄어드는 것을 알 수 있다.

 

 

 

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Fig. 8. 수직 채널 소자에서 채널 형성 시 발생하는 Grain Boundary의 형성과정

 

  그러나 3차원 구조를 적용한 반도체 소자를 개발하는 것에는 여러 가지의 문제가 해결되어야 한다그 중 하나의 문제는 채널 물질에 관한 것으로, 일반적으로 반도체 제조 공정에서 Transport Channel의 소재로 Single Crystal Silicon을 사용하여 왔다하지만 3차원 구조를 제작하는데 있어서 Single Crystal Silicon은 높은 온도를 필요로 하는 공정상의 어려움이나 제조 단가의 경쟁력에 있어서 큰 이점을 가지지 못한다.따라전기적 특성이Single Crystal Silicon보다 상대적으로 떨어지긴 하지만낮은 공정 온도에서 원하는 부분에 Deposition 가능한 Poly-Si은 향후 3차원 Memory 제조에 필수적으로 사용될 것으로 보고 있다이에 본 실험실에서는 Poly-Silicon Based 3D Memory, 특히 현재 휴대용 저장장치로 가장 각광받고 있는 Flash Memory에 적용했을 시에 그 특성 향상을 위한 연구를 진행하고 있다.

 

 

고집적 수직자화형 STT-MRAM 공정기술개발 연구

 

 

 

  현재의 비휘발성 메모리는 고집적화의 한계에 직면한 상황으로,이를 극복할 수 있는 새로운 메모리가 요구되고 있다최근 연구진행중인 차세대 메모리로는 MRAM(Magnetoresistive RAM), FeRAM(Ferroelectric RAM), PRAM(Phase change RAM), ReRAM(Resistive RAM), PoRAM(Polymer RAM), NFGM(Nano-Floating Gate Memory)등이 있다이 중에서도 자기저항을 이용한 MRAM 기술에서 발전한 STT(Spin Transfer Torque)-MRAM은 고속높은 신뢰성고집적도를 바탕으로 주목받고 있는 차세대 비휘발성 메모리 소자이다.

 

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Fig. 1. 다양한 메모리간의 특성 비교

 

  STT-MRAM이란 Spin-Transfer Torque Magnetic Random Access Memory의 약자로 1개의 Transistor1개의 Capacitor로 이루어진 DRAM과 달리1개의 Transistor, 1개의 MTJ (Magnetic Tunneling Junction) 구조를 가진 비휘발성메모리로서 전자가 산화막을 터널링 할 때 발생되는 스핀전달토크 (Spin-Transfer Torque, STT)를 이용하여 자성체의 자화 방향을 바꾸어서 두 자성체의 자화 방향이 평행 또는 반평행 상태에 따라 저항차이를 나타내어 0과 1을 구분하는 메모리 이다.

 

 

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Fig. 2. 스핀 상태에 따른 MTJ 동작 원리 

 

 

 

연구 목표

 

  본 연구실에서 수행하는 연구는 고집적 수직자화형 STT-MRAM의 공정기술개발이다고집적 sub-30nm급의 수직자화형 STT-MRAM을 개발하기 위해서는 E-beam lithography공정과 etching공정이 중요시 된다. E-beam Lithography공정은 안정적인 sub-30nm 공정 기술을 개발을 목표로 하고, etching 공정은 E-beam resist를 hard mask로 이용하여 Ion beam etching을 진행하며 etching시 생기는 MTJ 구조내의 MgO 터널 장벽의 전기적 단락과 데이지를 최소화하여 안정적인 device를 확보 할 수 있도록 공정 기술을 개발하는 것을 목표로 하고 있다.

 

 

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